文|锐资

编辑|锐资

前言：

家人们，半导体圈又出颠覆级黑科技！麻省理工学院牵头，联合滑铁卢大学和三星电子，搞出了一种芯片制造新方法，不在硅晶圆上从零造晶体管。

而是在已经做好的成品芯片上，直接叠加一层新的晶体管和存储单元。

这波操作不仅突破了传统工艺的温度限制，还能让芯片晶体管密度暴涨、功耗大降，眼看就要把“行将就木”的摩尔定律给盘活了！

颠覆黑科技！成品芯片上叠晶体管，摩尔定律迎新机

要搞懂这个新技术有多牛，得先说说传统芯片制造的“痛点”。

咱们现在用的芯片，都是基于CMOS工艺做的，核心结构分两部分：前端是晶体管、电容这些“干活的核心元件”，后端是金属导线和绝缘体，负责给前端元件通电、传输信号。

理论上，把晶体管叠成多层，芯片性能就能翻倍，但现实中根本行不通。因为制造晶体管的材料特别怕热，传统工艺加新层时，高温会直接把下面已经做好的元件烧坏。

所以这么多年来，芯片厂商只能在“平面上做文章”，靠缩小晶体管尺寸来提升密度。

可现在晶体管已经小到纳米级别，再缩就会出现漏电、性能不稳定等问题，摩尔定律也因此变得摇摇欲坠。

更麻烦的是，传统芯片的逻辑器件（负责计算的晶体管）和存储器件是分开的，数据得在两者之间来回传输，不仅慢，还特别费电。

尤其是生成式AI、深度学习这些高负载任务，对算力和功耗的要求越来越高，传统架构早就扛不住了。

麻省理工学院的博士后邵彦杰就说：“未来AI的电力消耗根本不可持续，必须靠新技术打破僵局。”

而这次麻省理工团队的新方法，直接跳出了传统思维。他们不跟前端的高温工艺死磕，反而把新的晶体管层“贴”在了芯片的后端也就是原本只有导线和绝缘体的区域。

但这还不够，后端虽然不用承受前端的高温，可新层制造时的温度依然可能损伤下方元件，于是团队又找了个“降温神器”：非晶氧化铟。

低温材料+存算集成，破解两大难题

这种材料简直是为叠层工艺量身定做的。它只要在150摄氏度左右就能“生长”成2纳米厚的超薄层，远低于传统材料所需的高温，完美避开了烧坏底层元件的风险。

更关键的是，团队通过优化工艺，精准控制了材料里的缺陷数量晶体管导通需要少量氧空位缺陷，但缺陷太多就会失灵，这套操作让新晶体管既稳定又高效。

除了晶体管，团队还解决了存储问题。他们在新层里加了一层铁电氧化铪锆氧化物，用来做存储单元，直接把计算和存储元件集成在了一起。这样一来，数据不用再跨区域传输，不仅速度变快，还省了不少电。

实测数据特别亮眼：新做的集成存储晶体管尺寸只有20纳米，开关速度快到10纳秒（已经达到测量仪器的极限），而且工作电压远低于同类器件，功耗直接降了一个档次。

更重要的是，这种叠层方法能大幅提升芯片的晶体管密度，相当于在同样大小的芯片上，塞进了更多“干活的核心”，性能自然水涨船高。

不过要说明的是，这项技术目前还处在实验室阶段，距离量产还有不少路要走。但所有芯片架构都是从实验室原型开始的，就像之前的3D芯片技术，如今也已经走向商用。

而且这个新方法还能和传统芯片堆叠技术结合，未来有望彻底突破晶体管密度的极限。

意义重大！给摩尔定律续命，重塑芯片格局

研究团队已经做了不少铺垫：他们和滑铁卢大学合作，开发了后端晶体管的性能模型，这是把它集成到更大电路和电子系统的关键一步。

接下来，他们还计划把这些后端存储晶体管整合到单个电路中，进一步提升性能，同时研究如何更精准地控制铁电氧化铪锆的特性。

邵彦杰也对未来充满信心：“现在我们能在芯片后端构建多功能电子平台，在极小的设备里实现高能效和多功能。虽然有了好的架构和材料，但我们还要继续创新，探索性能的极限。”

这项技术的意义远不止提升芯片性能。对行业来说，它给摩尔定律续上了关键一口气，让芯片在不依赖更小制程的情况下，依然能实现密度和能效的双重突破。

对用户来说，未来的手机、电脑、AI服务器会变得更轻薄、续航更长，复杂任务运行起来也更流畅。

对半导体企业而言，这可能会改变芯片制造的游戏规则，谁先掌握这项技术，谁就能在下一代产品竞争中占据先机。

值得一提的是，这项研究是由半导体研究公司（SRC）和英特尔公司资助的，制造工作在麻省理工学院的微系统技术实验室和纳米技术中心完成。

相关成果已经发表在IEEE国际电子器件会议上，其中一篇还被评为特邀论文，可见业界对它的认可。

现在半导体行业都在为突破技术瓶颈发愁，从3D芯片到光子互联，再到这次的后端叠层技术，每一次创新都在推动行业向前。

虽然这项新技术还没量产，但它已经证明，摩尔定律并没有真正失效，只要换个思路，就能找到新的突破方向。

大家觉得这项新技术多久能落地？未来还会有哪些芯片制造黑科技出现？欢迎在评论区聊聊你的看法！