台积电披露 N2 工艺的缺陷密度 —— 好于以前相同开发阶段的 N3 工艺

(Image credit: Paul Morris/Bloomberg via Getty Images)

台积电本周在其北美技术研讨会上，披露了其 N2 制程技术在相同开发阶段相对于此前制程的缺陷密度（D0）。据该公司称，这一缺陷密度低于 N3、N5 和 N7 制造节点的缺陷密度。此外，由 ComputerBase 发布的幻灯片显示，N2 距离大规模量产还有两个季度的时间，这意味着台积电有望按预期在 2025 年第四季度末开始生产 2 纳米级芯片。

尽管台积电的 N2 制程是该公司首个采用环绕栅极（GAA）纳米片晶体管的制程技术，但在大规模量产（MP）前两个季度的相同开发阶段，该节点的缺陷密度比此前的制程更低。此前的制程 ——N3/N3P、N5/N4 和 N7/N6—— 均采用了广为人知的鳍式场效应晶体管（FinFET）。因此，尽管 N2 是台积电首个采用 环绕栅极（GAA） 纳米片晶体管的制程节点，但在达到大规模量产（HVM）这一里程碑之前，其缺陷密度相比此前的制程下降得更快（幅度更大）。

(Image credit: Data by TSMC, re-drawn by DALL-E/Chat-GPT)

台积电提供了一张图表说明缺陷密度随时间变化的情况，时间跨度从大规模量产前三个季度一直到大规模量产后六个季度。在图表所示的所有制程节点中 ——N7/N6（绿色）、N5/N4（紫色）、N3/N3P（红色）以及 N2（蓝色）—— 随着产量的增加，缺陷密度都显著下降，不过下降速率因制程节点的复杂程度而有所不同。值得注意的是，N5/N4 在早期降低缺陷密度的速度最快，而 N7/N6 的良品率提升则较为平缓。N2 曲线的初始缺陷水平高于 N5/N4，但随后急剧下降，与 N3/N3P 降低缺陷密度的轨迹十分接近。

这张幻灯片强调，产量和产品的多样性仍然是加速降低缺陷密度的关键因素。更大的产量以及使用同一制程的多种不同产品，能够更快地发现并纠正缺陷密度和良品率方面的问题，从而使台积电能够优化缺陷学习周期。台积电表示，其 N2 制造技术的新流片次数比之前的制程更多（因为台积电现在正冒险为智能手机和高性能计算领域的客户生产 N2 芯片），所以缺陷密度下降曲线在很大程度上证明了这一点。

鉴于引入全新的晶体管架构存在风险因素，N2 降低缺陷密度的速率与之前基于鳍式场效应晶体管（FinFET）的制程节点能够很好地吻合，这一点尤为重要。这表明台积电已成功地将其制程技术学习经验和缺陷管理专业知识运用到了全新的环绕栅极场效应晶体管（GAAFET）时代，且未遭遇重大挫折（至少根据台积电所披露的信息是如此）。