SK海力士计划在2025年下半年实现HBM4大规模量产。

在台积电北美技术研讨会上，SK海力士首次向公众展示其最新的16层堆叠HBM4方案，并同步展出了多款面向AI和数据中心的内存新品。

根据官方介绍，SK海力士此次公布的HBM4规格相当亮眼。单颗容量最高可达48GB，带宽高达2.0TB/s，I/O速度达到8.0Gbps。公司计划在2025年下半年实现HBM4的大规模量产，最快今年底就有机会率先集成到相关产品中。值得注意的是，目前SK海力士是市场上唯一一家向公众展示HBM4技术细节的厂商，领先竞争对手三星和美光，后者目前仍处于送样阶段。

除了HBM4，SK海力士还带来了全球首款16层堆叠的HBM3E产品，带宽达到1.2TB/s。该标准预计将应用于NVIDIA最新的GB300“Blackwell Ultra”AI集群产品，后续则会在NVIDIA Vera Rubin架构中转向HBM4。SK海力士表示，得益于先进的MR-MUF封装工艺与硅通孔（TSV）技术，才使得如此高层数的堆叠成为可能。

在服务器内存方面，SK海力士同步展出了基于最新1c DRAM工艺制造的RDIMM与MRDIMM产品，传输速度最高达12,500MB/s。其中MRDIMM系列支持12.8Gbps速率，提供64GB、96GB和256GB多种容量选择；RDIMM系列则以8Gbps速率提供64GB与96GB版本，另有单条256GB容量的3DS RDIMM模块，全面覆盖高性能AI和数据中心应用需求。

HBM4标准正式落地，SK海力士进度如何？

不久前，固态技术协会(JEDEC)宣布发布其下一代高带宽存储器DRAM标准。

与之前的HBM3标准相比，HBM4提供了更高的带宽，将总带宽提升至2TB/s，通过2048位接口传输速度高达8Gbits/s，更高的带宽可带来更高的数据处理速率。此外，每个堆栈的独立通道数量也翻了一倍，从16个通道(HBM3)增加到32个通道(每个通道包含两个伪通道)，这为设计人员提供了更大的灵活性。

HMB4标准也解决了电源效率问题，它支持供应商特定的VDDQ(0.7V、0.75V、0.8V或0.9V)和VDDC(1.0V或1.05V)，从而降低功耗并提高了能效。此外，HBM4也向后兼容现有的HBM3控制器。

HBM4支持4/8/12/18层DRAM堆栈，芯片密度分别为24Gb或32Gb，可提供最高64GB(32Gb 16层)的单堆栈容量。它还支持定向刷新管理，以增强对row-hammer攻击的缓解效果，并提高可靠性、可用性和可维护性(RAS)。

值得一提的是，2025年3月，SK海力士宣布推出业界首款12层HBM4样品，预计在认证完成后，将于2025年下半年开始量产。12层的HBM4实现了每秒超过2TB的带宽，SK海力士表示，这相当于每秒处理超过400部全高清电影(每部5GB)的数据，比上一代HBM3E要快60%以上。

SK海力士采用先进的MR-MUF工艺实现了36GB的容量，这12层HBM产品中是最高的。该公司表示，该工艺有助于防止芯片翘曲，并可通过改善散热来提高产品稳定性。

此外，美光也在财报会议上公布了HBM4进展。据悉，其HBM4产品将于2026年量产，与HBM3E相比，HBM4可将带宽提高60%以上。

即将量产的16层堆叠HBM3E

2024年11月，SK海力士首次展示了全球首款48GB 16层堆叠的HBM3E，并表示预计将在2025年上半年供应产品。相比于12层HBM3E产品，16层HBM3E产品可以将AI训练性能和推理性能分别提高18%和32%。

据介绍，SK海力士16层堆叠HBM3E产品采用 MR-MUF技术制造。该技术结合了回流和成型工艺，通过熔化芯片之间的凸块将半导体芯片连接到电路上，并用一种称为液态环氧模塑料 (EMC) 的材料填充芯片之间的空间和凸块间隙，提高了堆栈的耐用性和散热性。通过先进技术实现了芯片的轻薄化，采用下一代MR-MUF技术可使芯片比传统芯片薄40%。

值得注意的是，16层堆叠HBM3E只是一个过渡版本。从HBM3E过渡到HBM4将使I/O数量翻倍，带来更高的计算带宽，并增加芯片尺寸。但在从HBM3E 12hi升级到HBM4 12hi的过程中，HBM3E 16hi可以作为一种选择，提供较低的I/O、更小的芯片尺寸和更高的内存容量。具体来说，HBM3E每个堆叠层的容量为3GB，通过增加堆叠层数，整个芯片的容量可达到48GB。

根据此前规划，SK海力士计划2025下半年推出首批12层堆叠的HBM4产品，16层堆叠的HBM4将会在2026年推出。

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